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台積電的新技術CoWoS-L,是輝達最新GPU上採用的關鍵技術 | 科技 | 鉅亨號 | Anue鉅亨
台積電的新技術CoWoS-L,是輝達最新GPU上採用的關鍵技術 | 科技 | 鉅亨號 | Anue鉅亨
以下內容都是來自台積電相關技術人員在ISSCC 2023上的論文或者發表的演講。其中前半部分說明了台積電今年的新技術CoWoS-L,該技術是輝達最新GPU上採用的關鍵技術。 片上基板(CoWoS:Chip-on-wafer-on-substrate)是一種先進的封裝技術,用於製造高性能計算(HPC)和人工智慧(AI)元件。作為一種高端系統級封裝(SiP)解決方案,與傳統的多晶片模組(MCM)相比,它能在緊湊的平面圖內以並排方式實現多晶片整合。要在封裝中容納更多的有源電路和電晶體,以提高 SIP系統的性能,擴大interposer 面積是關鍵因素之一。通過四掩模拼接技術,基於 Si interposer 的 CoWoS-S 已開發出 2500 平方毫米的interposer 面積。然而,前所未有的interposer 面積給產量和製造帶來了重大挑戰。如何克服interposer尺寸的限制變得非常重要。 在前半部分中,我們介紹了 CoWoS 系列中的一種新架構 CoWoS-L,以解決大型interposer缺陷導致的良率損失問題。CoWoS-L 的interposer 層包括多個本地硅互連 (LSI) 晶片和全域再分佈層 (RDL),形成一個重組interposer 層 (RI),以取代 CoWoS-S 中的單片硅interposer 層。LSI chiplet 繼承了硅interposer 的所有誘人特性,保留了亞微米級銅互連、硅通孔 (TSV) 和嵌入式深溝電容器 (eDTC),以確保良好的系統性能,同時避免了與一個大型硅interposer 相關的問題,如良率損失。此外,在 RI 中還引入了穿絕緣體通孔 (TIV) 作為垂直互連,以提供比 TSV 更低的插入損耗路徑。CoWoS-L 採用 3 倍reticle size(約 2500 平方毫米)的插接器,搭載多個 SoC/晶片模組和 8 個 HBM,已成功進行了演示。報告了電氣特性和元件級可靠性。穩定的可靠性結果和出色的電氣性能表明,CoWoS-L 架構將延續 CoWoS-S 的擴展勢頭,以滿足未來面向高性能計算和人工智慧深度學習的 2.5D SiP 系統的需求。 一、簡介 近年來,人工智慧(AI)以前所未有的速度蓬勃發展。與深度學習和巨量資料分析相關的應用越來越多,推動了高性能計算系統頻寬的增加。在高密度異構整合中,追求高頻寬和低訊號延遲的互連變得越來越關鍵。在近年來發展起來的先進封裝和 3DIC 技術中,2.5D CoWoS 平台因其獨特的大整合面積、高頻寬記憶體(HBM)相容性以及豐富的無源器件和互連器件選擇而被 HPC 和人工智慧系統廣泛採用。 在典型的 CoWoS 工藝中,已知良好邏輯(KGD) SoC 的頂層晶片和 HBM 通過間距約為 30 至 60 um 的微凸塊並排整合在 Si 夾層晶圓上。在採用上述片上晶圓(CoW)工藝之前,在晶圓廠環境中用多層互連、TSV 和 eDTC 對 Si 中介層進行預成型。然後,根據interposer 尺寸將 CoW 晶圓切割成單個 CoW 模組,並組裝到封裝基板上,形成 SiP。在top die和基板之間引入硅interposer 層可實現更細的互連間距和更短的水平路徑,從而確保更好的訊號完整性(SI)和電源完整性(PI)。 在前幾代 CoWoS 產品中,開發出了雙掩模和四掩模光刻拼接技術,可將硅互聯器的面積擴大到相當於三個完整reticle size(3 倍或約 2500 平方毫米)。請注意,本文將一個reticle size定義為 ~830 mm2,即 25.52 mm x 32.52 mm,這是光刻掃描器的最大可訪問區域。CoWoS-S 是一種基於interposer的 CoWoS 技術,已獲得 3 個 SoC/chiplet 晶片和 8 個 HBM 的最高認證。雖然不斷增大interposer尺寸仍是下一代 CoWoS 擴展到 4 倍(約 3300 平方毫米)的一種選擇,但生產率和可靠性方面的挑戰也隨之而來。光刻工藝的複雜性超出了 4 掩膜拼接的範圍,這給插層製造帶來了巨大的吞吐量損失。控制不同掩膜場邊界的拼接誤差也是一項挑戰。 此外,如此大尺寸的單片硅interposer 層也會帶來良率問題,尤其是每個晶圓的總晶片數正急劇下降至3倍以上。因此,將 CoWoS-S 擴展到四倍reticle size(約 3320 平方毫米)或更大,在生產和可靠性方面極具挑戰性。 在本文中,CoWoS-L 架構被證明是解決 CoWoS 封裝擴展所帶來的生產率問題的可行平台。多個基於硅的 LSI 晶片被重組在一個基於模塑化合物的插接器中,以取代單一的硅插接器。這種創新的 RI 結構為 CoWoS-L 帶來了許多優勢,如無掩模縫合 d 和良率。根據圖 1 所示的技術路線圖,CoWoS-L 的推出將繼續保持 CoWoS 擴展演進的勢頭,並為充滿活力的高性能計算行業帶來更多應用。 二、 COWOS-L CoWoS-L 封裝由 3 部分組成,即top die、重組插層(reconstituted interposer )和基板。圖 2 展示了 CoWoS-L 封裝的方案。Top die通過細間距微凸塊並排粘合在中介層上。中介層在承載所有top die以形成片上晶圓(CoW:chip-on-wafer)方面發揮著重要作用,而 LSI 晶片則是晶片與晶片之間對話最多的部分。中介層的上下兩面都包含一個RDL層,分別用於微凸塊和C4凸塊布線。由模塑化合物(molding compound)包圍的 TIV 提供了從基板到頂層晶片的直接垂直路徑,插入損耗低。最後,將 CoW 晶片粘合到基板上,完成 CoWoS。 圖 3 顯示了 CoWoS-L test vehicle 的封裝。封裝和interposer的尺寸分別為 70mm x 76mm 和 43mm x 58mm。在 CoWoS-L 測試車中,設計了 3 個 SoC/chiplet 晶片和 8 個 HBM 進行結構驗證。RI中嵌入了10多個LSI晶片。 CoWoS-L 是一種 “chip last”組裝,即在top doe堆疊之前進行interposer 製造。圖 4(a) 展示了 RI 的工藝流程。首先,在載體晶圓上製造 TIV。在 LSI 晶片和 TIV 之間的間隙中填充模塑化合物,然後採用 CMP 工藝進行表面平面化。 一個 RDL 層是在interposer 正面製作的,用於將微凸塊連接到 TIV 和 LSI 晶片。圖 4(b)-(d) 顯示了 CoW 的工藝流程。帶有為凸塊的top die被粘接到interposer上,然後用底部填充物和模塑化合物進行填充和封裝。如圖 4(d)所示,在interposer背面還製作了另一個 RDL 層,然後形成 C4。圖 4(e)-(f)描述了基片上(oS)工藝流程。與傳統的凝膠型熱介面材料(TIM:thermal interface material)相比,蓋型封裝在蓋和 CoW 晶片之間插入了新型薄膜型熱介面材料(TIM),具有更好的散熱效果。 圖 5 展示了 LSI-1 和 LSI-2 的工藝流程。在製造 LSI-1 時,首先在 300 毫米硅晶片上製造 TSV 和一層單大馬士革銅金屬 (M1)。然後,用未摻雜硅酸鹽玻璃(USG)作為介電層的雙大馬士革銅形成互連結構。在 LSI-1 金屬方案中,雙大馬士革銅工藝提供的最小金屬寬度/空間為 0.8/0.8微米,厚度為 2微米。 LSI-2 具有相同的 TSV 結構和 M1 金屬方案。製造出 M1 層後,通過半新增工藝 (SAP),以聚酰亞胺 (PI) 為介質層的銅 RDL 形成互連結構。SAP 銅 RDL 的最小寬度/空間為 2/2um,厚度為 2.3um。 最後,在 LSI 的頂部金屬上製作銅 Via,作為與 RI 的正面 RDL 的連接。 第一代深溝電容器(eDTC:deep trench capacitor)首次引入 CoWoS 平台,以提高電氣性能。在早期開發中,採用第一代 eDTC 的 CoWoS 可將系統功率傳輸網路(PDN)阻抗降低 93%,第一電壓驟降比不採用 eDTC 時降低 72%。此外,在 3.2 GHz 頻率下,HBM 中 VDDQ 的同時開關噪聲(SSN)比沒有 eDTC 時降低了 38%。由於 SSN 降低了,訊號完整性也得到了改善。帶有 eDTC 的 CoWoS 平台有利於電源完整性和訊號完整性。新一代 eDTC 的電容密度可達 1100 nF/mm2。 CoWoS-L 可提供比 CoWoS-S 更高的電容。CoWoS-L 採用多個 LSI 晶片,通過連接所有 LSI 晶片的電容,可以顯著提高 RI 上 eDTC 的總電容。圖 6 顯示了 CoWoS-S 和 CoWoS-L 最大 eDTC 電容的比較。 三、電氣性能和可靠性測試 圖 7 顯示了新一代 eDTC 的電容密度。電壓應力後的電容密度約為 1100 nF/mm2,是第一代 eDTC 的 3 倍,是 MiM 電容器的 50 多倍。整合在 LSI 晶片中的 eDTC 的出色電氣特性為 CoWoS-L 帶來了出色的 SI 和 PI 性能。 CoWoS-L 提供兩種 LSI 晶片:LSI-1 和 LSI-2,主要區別在於互連金屬方案。為了研究兩種金屬方案的基本電氣特性,我們設計了開爾文結構。圖 8 顯示了兩種金屬方案最小寬度時的電阻。 LSI 晶片在 HBM 和 SoC 之間進行晶片間通訊。LSI 互連的訊號完整性對於防止高速傳輸過程中的資料失真至關重要。圖 10 顯示了 LSI-1 和 LSI-2 金屬方案的插入損耗。評估金屬方案特性時使用了單端 GSG 圖案。如圖 9 所示,在高頻率下,LSI-1 金屬方案的 S21 低於 LSI-2 金屬方案。 為了驗證 CoWoS-L 的可靠性,我們設計了四種不同的菊花鏈類型:微凸塊、TSV、TIV 和 C4 菊花鏈,以研究結構的完整性,如圖 10 所示。μ 凸塊菊花鏈最多可連接 100 個 μ 凸塊。TSV 菊花鏈連接了數百個 TSV,用於分析 LSI 互連。連接 50 多個 TIV 的 TIV 菊鏈設計用於驗證從 C4 到插片正面 RDL 的垂直互連。C4 菊鏈位於晶片拐角處,用於評估 C4 連接質量,該處在可靠性過程中顯示出較高的應力。 CoWoS-L 封裝的電氣測量結果如圖 11 所示。每個封裝的偏差都很小,這表明其具有出色的電氣性能和完美的整合方案。 CoWoS-L 的元件級可靠性測試遵循 JEDEC 標準。首先進行了濕度敏感級 (MSL4) 測試,然後在 -40 ºC 至 125 ºC 溫度條件下進行了 1500 次熱循環測試 (TCG),在 110 ºC 溫度條件下進行了 264 小時 85% 相對濕度的無偏高度加速應力測試 (u-HAST),在 150 ºC 溫度條件下進行了 1500 小時高溫儲存測試 (HTS)。 如圖 12 所示,可靠性測試後電阻沒有明顯變化。儘管中介層尺寸較大(約 2500 平方毫米),CoWoS-L 結構仍通過了 JEDEC 的所有鑑定項目。由 LSI 晶片和模塑組成的創新插層結構減輕了作為應力緩衝器的基板和硅頂層晶片之間的 CTE 不匹配所產生的應力。 四、結論 本文成功開發並演示了重組插層面積達 2500 mm2的CoWoS-L。CoWoS-L 作為 CoWoS 系列中的一員,為滿足高端產品的持續擴展要求提供了一種新穎的結構。整合 LSI-1 和 LSI-2 的獨特結構為在一個封裝中實現卓越的 SoC 到 SoC 以及 SoC 到 HBM 互聯提供了設計靈活性。TIV 還為超高速資料傳輸帶來了訊號和電源完整性方面的優勢,而無需擔心通過 TSV 造成的插入損耗。考慮到 eDTC 的 “小晶片 ”優勢,在相同缺陷密度的晶圓製造工藝條件下,eDTC 的利用變得更加高效。可靠性測試結果表明,CoWoS-L 具有穩健性和可製造性。總之,CoWoS-L具有強大的異構整合能力,可滿足 HPC 和 AI 領域日益增長的需求。 半導體行業的現在與未來 半導體是當今數字經濟的基礎,為塑造人類歷史軌跡的創新提供動力。以下內容重點介紹了半導體行業的最新進展,以支援永遠改變我們生活的廣泛應用。它深入瞭解了持續先進技術擴展的路徑、設計技術協同最佳化 (DTCO) 的重要作用,以及系統級整合如何將系統性能提升到新的高度。半導體的進步將推動人工智慧 (AI)、高性能計算 (HPC)、無線連接和自動駕駛領域的許多新創新。 以下內容還提供了從低功耗和邊緣 AI 裝置到基於雲端運算的技術趨勢。通過利用半導體的新功能,這些創新將大大提高生產力、效率、安全性以及可持續性。半導體行業確實正在經歷“黃金時代”,推動經濟顯著增長,釋放創新活力,為社會創造更美好的未來。 一、市場預期 在多年的 5G、AI 和 HPC 大趨勢的支撐下,半導體需求的長期增長軌跡依然強勁,不受周期性和宏觀經濟挑戰的影響。據預測,以下四個細分市場佔這一近兆美元業務的 95%:HPC 佔需求的 40%,其次是智慧型手機佔 30%,汽車佔 15%,物聯網 (IoT) 佔 10%。 對於 HPC 應用,AI 已迅速成為未來的關鍵增長動力。生成式 AI 的前沿大型語言模型 (LLM) 的複雜性正在迅速增加,其計算需求也呈指數級增長:不到 2 年內增長了 10,000 倍。訓練和運行這些模型的能源需求和碳足跡變得非常顯著。顯然,AI 在計算硬體能源效率方面的進步對於實現未來增長至關重要。 無線通訊在多個參數上繼續發展。更快的速度和更大的頻寬支援對視訊流、線上遊戲和虛擬現實 (VR) 等資料密集型應用日益增長的需求。先進的協議和標準提高了無線網路的可靠性和覆蓋範圍。更低的延遲實現了即時通訊,例如自動駕駛汽車和遠端醫療。以上所有因素都將推動高性能射頻 (RF) 功能和低功耗計算需求。 四大趨勢(互聯、自動駕駛、共享與服務、電氣化)正在推動汽車行業半導體的增長。數位化轉型正在使汽車更智能、更安全、更環保。下一代中央計算和區域電氣/電子架構也將在需要高性能計算 SoC、感測器、網路和 RF 連接的軟體定義汽車中發揮重要作用。 對於物聯網,需要為各種類型的連接裝置提供更加多樣化的無線連接技術,涵蓋短距離和長距離無線電,而低洩漏和開關功率對底層半導體技術提出了更嚴格的要求。 二、先進技術微縮 半導體工藝技術在過去幾十年中經歷了重大變革,這一趨勢將持續到未來,如下圖所示。光刻技術從單圖案浸沒式發展到雙圖案化,再到具有自對準特徵的雙圖案化,以便列印越來越小的臨界尺寸 (CD)。現在光刻技術已經進入 EUV 時代,間距不斷縮小。到了 16nm 節點,器件架構從平面遷移到的 FinFET,大大改善了電晶體的靜電性能。 今天,該行業通過過渡到納米片器件繼續縮小電晶體尺寸。光刻技術和器件架構、新材料、整合方案和新功能的進步將繼續推動每一代技術未來產品在功率、性能和面積 (PPA) 方面的縮小。 展望未來,垂直堆疊 nFET 和 pFET 以建立所謂的 CFET 可以帶來顯著的密度縮放優勢。除了 CFET 之外,低維溝道材料可以進一步增強尺寸和能效縮放(上圖)。 除了工藝創新之外,DTCO 已成為通過定製技術定義來解決特定產品設計最佳化問題來提取最大值的關鍵。如下圖所示,使用鰭片減少來降低標準邏輯單元高度是提高產品 PPA 的有效方法 。 在鰭片減少達到每個標準單元 2 個鰭片後,又邁出了一步,通過交織 2 個鰭片和 1 個鰭片標準單元來建立混合架構,以推動 PPA 最佳化。這些技術有助於縮放標準單元的垂直尺寸。為了縮小水平尺寸,除了減少接觸多晶硅間距 (CPP:contact poly pitch) 外,標準單元之間的空白區域也一直是關注的重點,從雙擴散斷層(double diffusion break)轉變為連續擴散(continuous diffusion),再轉變為單擴散斷層(single diffusion break。有源區上的柵極接觸是另一種有效減少複雜標準單元水平尺寸的方法,因為它允許更靈活的柵極拾取位置和訊號連接。 片上靜態隨機存取儲存器 (SRAM) 快取一直是支援移動、CPU、GPU、AI 和 HPC 中不斷增長的計算性能的關鍵。過去二十年來,CMOS 的擴展已將 SRAM 位單元面積縮小了近 100 倍,從 130nm 節點縮小到 3nm 節點,如上圖所示。 DTCO 在提高 3nm SRAM 性能方面發揮了關鍵作用。例如,負位線 (NBL:negative bit-line) 寫入輔助技術應用於將 HD SRAM 的 SRAM Vmin 降低 300mV 以上(如上圖所示)。為了滿足未來計算工作負載中日益增長的記憶體性能需求,SRAM 設計和快取記憶體架構的系統技術協同最佳化 (STCO) 已變得至關重要。3D 晶片堆疊技術將快取附加在高性能處理器之上,可顯著提高頻寬和功耗,並已應用於 HPC 產品。 隨著上述技術的不斷進步,過去十年來,PPA 的改善取得了長足進步。以功耗效率為指標,以 28nm 平面技術為參考,從 16nm 到最新的 3nm 一代 FinFET 技術已實現了 10 倍以上的改進,如上圖左圖所示。如果包括密度優勢,那麼從 28nm 到 3nm 的技術進步在短短十年內就帶來了 Perf/Watt/mm2 80 倍以上的改進,如上圖有圖所示。這使得產品創新在 AI/HPC、移動、物聯網和汽車應用領域蓬勃發展。 三、用在HPC和AI上的技術 除了上一節討論的工藝創新之外,還有特定領域的工藝最佳化可以進一步改善 HPC 計算平台。例如,對於 CPU,超速(overdrive)或增加 VDD一直是提高性能的有效技術。然而,為了實現個位數百分比的頻率改進,功耗會顯著增加。通過最佳化電晶體設計,使其電壓高於基準技術的標稱條件,HPC 最佳化的 N4X 工藝在超速時表現出顯著的速度提升,而洩漏增加非常有限。 除了晶片級的先進工藝技術開發之外,先進的封裝和整合對於實現系統級性能也變得越來越重要。上圖說明了 HPC 系統最佳化的最重要元素的總體檢視。這些包括用於整合更多計算資源的先進封裝技術、用於解決記憶體頻寬問題的記憶體和邏輯整合、超越片上電容器的功率傳輸最佳化,以及使用硅光子學和共封裝光學器件 (CPO) 解決 I/O 瓶頸。 多年來,已經開發了各種先進的封裝和晶片級整合解決方案,包括 CoWoS、InFO和 SoIC 。這些整合方案可以在封裝系統中整合超過 5000 億個電晶體。3D SoIC 和 CoWoS技術使 類似AMD 先進 AI 加速器產品 MI300X 成為可能,該產品擁有 1530 億個電晶體(如下圖)。 為了實現未來的系統擴展和性能,提高 3D 晶片間互連密度至關重要 ]。在過去的幾十年中,封裝內晶片間的互連密度發展迅速。包括 SoIC、InFO 和 CoWoS在內的先進硅堆疊和封裝技術繼續積極縮小晶片間互連間距,有可能將 3D 互連密度再提高六個數量級。這些先進的整合功能可提高資料傳輸速率、減少延遲、最佳化功耗並提升計算系統的整體性能(圖下所示)。 高效的電力輸送是實現高性能應用的另一個關鍵因素。電力輸送技術已經得到開發,以實現晶片和封裝內的有效分配。SHDMiM(super high-density metal-insulator-metal:超高密度金屬-絕緣體-金屬)電容器可以整合在晶片上或嵌入 CoWoS 中介層內,以改善封裝內的電力輸送。其他技術,例如更大(2,500mm2 中介層尺寸)CoWoS 模組中的嵌入式深溝槽電容器 (eDTC:embedded deep trench capacitor) 、有源邏輯層上的電容器以及整合穩壓器,可改善電力輸送並降低噪聲,從而提高下一代系統或模組的性能。 最後,許多 HPC 工作負載可以受到 I/O 限制。對 HPC 和資料密集型應用的需求持續增長。高速 SerDes 設計對於高效傳輸大量資料至關重要。資料中心應用的高速訊號傳輸將需要高於 224Gbits/s 的資料速率。然而,以這種速率實現高速鏈路面臨兩個主要挑戰:功率效率和訊號完整性,尤其是在處理高達 35-40dB 的插入損耗時。為了保持功率效率高於 5pJ/bit,均衡需要複雜的電路。CPO 有望提供超過 224Gb/s 的更高頻寬密度和能效。借助 CPO,光子學可以整合到計算 SoC 附近,提供與電氣 I/O 相當的能效,但覆蓋範圍更長。CPO 有望帶來超過 170 倍的速度,但僅消耗 20% 的銅線互連功率(如下圖所示)。 此外,光通道比電通道更具可擴展性,因為資料可以在多波長或多模光纖中傳輸,然後復用到訊號光纖中。 四、用在移動上的技術 自 20 世紀 80 年代無線革命以來,進入第五個十年,無線連接已成為移動裝置和大多數物聯網裝置的標準功能。根據思科的分析 ,2022 年 71% 的邊緣 IP 流量來自無線連接,這一比例將繼續增長。由於電池容量有限,能源效率仍然是移動應用程式技術最佳化的首要要求,以延長電池壽命,這是使用者體驗的關鍵因素。 整合應用處理器 (AP) 和蜂窩數據機的移動 SoC 不斷髮展。雖然實現更快的連結速度、更低的延遲和更好的能源效率仍然至關重要,但邊緣 AI 技術在 AI 輔助 5G 和潛在的 AI 原生 6G 中的興起,激發了專用 AI 加速器或神經處理單元 (NPU) 在移動 SoC 中的整合,以通過臉部辨識、照片增強、語言處理和即時場景分析等功能將使用者體驗提升到一個新的水平。所有新的和不斷增長的計算需求繼續推動產品技術向更先進的工藝節點遷移。 近年來,移動 RF TRX 晶片架構正在經歷一場變革。為了適應全球日益增多的 5G-NR 頻段、更寬的頻寬和相應的複雜載波聚合組合,最新的 TRX 晶片整合了 3 個發射器和 20 個接收器。由於 RF TRX 和移動 SoC 之間的介面連接埠增加,移動 RF TRX 中的緩衝器/驅動器功耗顯著增加,推動了移動架構的創新。如下圖所示,位於 4G 移動 SoC 中的資料轉換器被移至 5G-NR RF TRX,並新增了支援快速資料速率的 Serdes PHY,以整合和簡化數字連接介面。這種架構變化導致移動 RF TRX 的數字內容顯著增長,從而推動移動 RF TRX 從 28nm 技術遷移到 12nm FinFET,以便為功耗敏感的 5G 裝置帶來數字 PPA 縮放效益。 邁向下一代,6G 有望在更廣泛的使用條件下以更好的能效、更快、更穩定的資料速度進一步擴展應用。對於 6G TRX 來說,TRX 晶片面積和功耗的增長趨勢將繼續,更多的 TRX 通道可以覆蓋越來越多的頻段,尤其是在 FR3(7-24GHz)中,並且有更多的數字內容可以執行即時連接控制(例如,複雜的載波聚合以提高資料速度,精細的佔空比以降低功耗)。6G TRX 進一步向先進的 RF 技術(例如 6nm RF 技術)遷移,具有卓越的 RF 和模擬裝置性能以及出色的數字 PPA 擴展,將成為市場領導者在即將到來的轉型中抓住商機的重要一步。 五、汽車和 MCU 汽車正在經歷一些根本性的轉變,這些轉變是由許多底層半導體技術推動的,包括強大的處理器、更先進的微控製器 (MCU) 和一類新的功率器件。 隨著系統要求從簡單的 MCU 發展到汽車內部複雜的 SoC,汽車處理器已成為一種獨特的 IC 類別。此類 SoC 用於資訊娛樂、高級駕駛輔助系統 (ADAS) 和 Al 工作負載密集型自動駕駛 (AD) 系統。這些 SoC 需要更強大的 CPU、GPU 和 NPU,同時滿足嚴格的功耗要求以限製冷卻並延長電動汽車的行駛里程。 同時,任務組態檔案要求這些 SoC 在更高的溫度下運行更長的時間,並且質量水平達到“零缺陷”。因此,汽車級可靠性的高效計算是汽車處理器的首要特徵。因此,它們需要專門定製的工藝技術來滿足汽車應用的性能、功率和可靠性要求。汽車級先進邏輯技術已在 16nm、7nm 和 5nm 上得到開發,滿足汽車 1 級可靠性和汽車每百萬分之低缺陷率 (DPPM) 的要求。隨著越來越多的產品需要更高的性能和更節能的計算,3nm 先進節點的採用正在加速。新的 eNVM 將有助於加速技術擴展,以滿足未來汽車的新架構要求。 六、感測器和顯示器技術 圖像感測器和顯示器從根本上改變了人們交流和共享資訊的方式。數位相機與智慧型手機的整合徹底改變了我們記錄生活的方式。人們現在可以捕捉生活中的珍貴時刻並立即與親人分享。每年都有數十億個圖像感測器被製造出來,這些感測器拍攝了數兆張照片。2022 年全球拍攝的照片約為 1.5 兆張(下圖)。 使這成為可能的是感測技術的進步,從單個背照式感測器到多晶圓堆疊背照式感測器(如下圖)。 通過將光電二極體 (PD) 和像素電晶體分離在不同的硅層或晶圓上,設計人員有更多的空間來最佳化像素性能,同時像素尺寸進一步縮小。2 層像素結構通過在有限的像素尺寸內訪問更多的硅面積來增加滿阱容量 (FWC) 並降低讀出噪聲 (RN)(如下圖)。 此外,3 晶圓堆疊背面照明結構顯著改善了電壓域全域快門 (VDGS) 感測器的佔用空間,更好地整合了像素、儲存、讀出和處理電路(如下圖)。這種小尺寸 CMOS 圖像感測器 (CIS) 對於增強現實 (AR)/VR 應用至關重要 。 AR/VR 旨在提供身臨其境的體驗。它們需要近眼顯示技術,解析度遠高於每英吋幾千像素。μDisplay on-Silicon 技術可提供高達 10 倍的像素密度,以實現近眼顯示所需的高解析度。顯示技術和硅正在融合以適應未來的應用。為了實現超低功耗需求和更小的像素尺寸,驅動器或高壓 (HV) 技術現在正在縮小到更先進的節點,以滿足這類新應用的需求。 七、總結 我們正處於半導體創新的下一個黃金時代的開始。從經濟學角度來看,半導體技術對各個行業都有乘數效應,擴大了價值鏈,推動了世界經濟的持續增長。預計到 2030 年,代工總收入將達到 2500 億美元左右,推動接近 1 兆美元的半導體市場,並支援 3 兆美元的電子市場和 12 兆美元的資訊技術產業 。半導體行業將通過創新的 IC 設計推動數位化轉型,這些設計釋放出驚人的功能,並以更快、更節能、更經濟的方式增強強大的計算能力。半導體的創新和不斷進步對於解決我們的挑戰、豐富我們的生活和創造未來更美好的世界至關重要。 (半導體行業觀察)
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